SR Flip Flop veya Set-Reset flip flop'un birçok avantajı vardır. Ancak aşağıdaki anahtarlama sorunları vardır:

• Set 'S' ve Reset 'R' girişleri 0'a ayarlandığında bu durumdan her zaman kaçınılır.
• Etkinleştirme girişi 1 iken Set veya Reset girişi durum değiştirdiğinde hatalı kilitleme işlemi gerçekleşir.

JK Flip Flop bu iki dezavantajı ortadan kaldırıyor SR Flip Flop .

JK flip flop dijital devrelerde en çok kullanılan flip floplardan biridir. JK flip flop, 'J' ve 'K' olmak üzere iki girişe sahip evrensel bir flip floptur. SR flip flop'ta 'S' ve 'R' Set ve Reset'in kısaltılmış harfleridir, ancak J ve K değildir. J ve K, flip flop tasarımını diğer türlerden ayırmak için seçilen bağımsız harflerdir.

JK flip flop, SR flip flop çalışmasıyla aynı şekilde çalışır. JK flip flop'ta 'S' ve 'R' yerine 'J' ve 'K' flip flop bulunur. JK flip flop ve SR flip flop arasındaki tek fark, SR flip flop'un her iki girişi de 1'e ayarlandığında devrenin geçersiz durumları çıkış olarak üretmesidir, ancak JK flip flop durumunda her ikisi de geçersiz olsa bile geçersiz durum yoktur. 'J' ve 'K' flip flopları 1'e ayarlanmıştır.

JK Flip Flop, saat giriş devresinin eklenmesine sahip kapılı bir SR flip-floptur. Geçersiz veya yasadışı çıkış durumu, her iki giriş de 1'e ayarlandığında ve bir saat giriş devresi eklenerek önlendiğinde ortaya çıkar. Yani, JK flip-flop'un dört olası giriş kombinasyonu vardır, yani 1, 0, 'değişiklik yok' ve 'geçiş'. JK flip flop'un sembolü ile aynıdır SR İki Durumlu Mandal saat girişinin eklenmesi hariç.

Blok Şeması:

Devre şeması:

SR flip flop'ta, hem 'S' hem de 'R' girişi iki J ve K girişi ile değiştirilir. Bu, J ve K girişinin sırasıyla S ve R'ye eşit olduğu anlamına gelir.

İki adet 2 girişli AND geçidinin yerini iki adet 3 girişli NAND geçidi alır. Her geçidin üçüncü girişi Q ve Q' noktalarındaki çıkışlara bağlanır. SR flip-flop'un çapraz bağlanması, iki giriş artık birbirine kilitlendiğinden, önceki geçersiz koşulun (S = '1', R = '1') 'değişme eylemi' üretmek için kullanılmasına izin verir.

Devre 'ayarlanmış' ise J girişi, alt NAND geçidi yoluyla Q'nun '0' konumundan kesilir. Devre 'RESET' ise, üst NAND geçidi aracılığıyla K girişi Q'nun 0 konumundan kesilir. Q ve Q' her zaman farklı olduğundan, bunları girişi kontrol etmek için kullanabiliriz. Hem 'J' hem de 'K' girişi 1'e ayarlandığında, JK verilen doğruluk tablosuna göre flip flop'u değiştirir.

Doğruluk tablosu:

JK flip flop'un her iki girişi de 1'e ayarlandığında ve saat girişi de 'Yüksek' darbe olduğunda, SET durumundan RESET durumuna geçecektir, devre değişecektir. JK flip flop, her iki girişi de 1'e ayarlandığında T tipi geçişli flip flop olarak çalışır.

JK flip flop, geliştirilmiş saatli bir SR flip floptur. Ama hâlâ acı çekiyor 'ırk' sorun. Bu sorun, saat girişinin zamanlama darbesinin bitmesine zaman kalmadan Q çıkışının durumu değiştirildiğinde ortaya çıkar. 'Kapalı' . Bu süreyi önlemek için zamanlama artı süreyi (T) kısa tutmak zorundayız.