Verilog bir Donanım Açıklama Dilidir (HDL). Ağ anahtarı, mikroişlemci, bellek veya flip-flop gibi dijital bir sistemi tanımlamak için kullanılan bir dildir. HDL'yi herhangi bir düzeyde kullanarak herhangi bir dijital donanımı tanımlayabiliriz. HDL'de açıklanan tasarımlar teknolojiden bağımsızdır, tasarımı ve hata ayıklaması çok kolaydır ve özellikle büyük devreler için normalde şemalardan daha kullanışlıdır.
Verilog nedir?
Verilog, bir ağ anahtarı veya mikroişlemci veya bir bellek, bir flip-flop gibi dijital bir sistemi tanımlamak için kullanılan bir DONANIM TANIMLAMA DİLİ'dir (HDL).
Veri günlüğü Süreci basitleştirmek ve HDL'yi daha sağlam ve esnek hale getirmek için geliştirildi. Bugün Verilog, yarı iletken endüstrisinde kullanılan ve uygulanan en popüler HDL'dir.
HDL mühendislerin istenen donanımın işlevselliğini tanımlamasına ve otomasyon araçlarının bu davranışı birleşimsel kapılar ve sıralı mantık gibi gerçek donanım öğelerine dönüştürmesine olanak tanıyarak tasarım sürecini geliştirmek için geliştirilmiştir.
Verilog diğer donanım tanımlama dilleri gibidir. Tasarımcıların tasarımları Aşağıdan Yukarıya veya Yukarıdan Aşağıya metodolojiyle tasarlamalarına olanak tanır.
Verilog Soyutlama Seviyeleri
Verilog, aşağıdakiler gibi birçok soyutlama düzeyinde bir tasarımı destekler:
- Davranış düzeyi
- Kayıt-aktarım düzeyi
- Kapı seviyesi
Davranış düzeyi
Davranışsal düzey, eşzamanlı davranışsal algoritmalarla bir sistemi tanımlar. Her algoritma sıralıdır, yani birer birer yürütülen talimatlar dizisinden oluşur. İşlevler, görevler ve bloklar ana öğelerdir. Tasarımın yapısal olarak gerçekleştirilmesi dikkate alınmaz.
Kayıt-Aktarım Düzeyi
Kayıt Aktarım Seviyesini kullanan tasarımlar, işlemleri ve kayıtlar arasında veri aktarımını kullanarak bir devrenin özelliklerini belirler.
RTL kodunun modern tanımı 'Sentezlenebilir herhangi bir koda RTL kodu denir' şeklindedir.
Kapı Seviyesi
Bir sistemin özellikleri mantıksal bağlantılar ve bunların mantıksal düzeydeki zamanlama özellikleriyle tanımlanır. Tüm sinyaller ayrık sinyallerdir. Yalnızca belirli mantıksal değerlere sahip olabilirler (`0', `1', `X', `Z`).
Kullanılabilir işlemler önceden tanımlanmış mantık temelleridir (temel kapılar). Kapı düzeyinde modelleme, mantık tasarımı için doğru fikir olmayabilir. Kapı seviyesi kodu, sentez araçları gibi araçlar kullanılarak oluşturulur ve onun net listesi, kapı seviyesi simülasyonu ve arka uç için kullanılır.
Verilog'un Tarihçesi
- Verilog HDL'nin geçmişi, Gateway Design Automation adlı bir şirketin bir mantık simülatörü olan Verilog-XL'yi ve bir donanım tanımlama dilini geliştirdiği 1980'lere kadar uzanır.
- Cadence Design Systems, 1989 yılında Gateway'i satın aldı ve bununla birlikte dil ve simülatörün haklarını da aldı. 1990 yılında Cadence, standart ve tescilli olmayan bir dil haline gelmesi amacıyla dili kamunun kullanımına sundu.
- Verilog HDL artık Open Verilog International (OVI) ve VHDL International'ın birleşmesinden oluşan, kar amacı gütmeyen bir kuruluş olan Accellera tarafından sürdürülmektedir. OVI, dili IEEE standardizasyon prosedürü yoluyla alma görevine sahipti.
- Aralık 1995'te Verilog HDL, IEEE Std oldu. 1364-1995. Önemli ölçüde revize edilmiş bir versiyon 2001'de yayınlandı: IEEE Std. 1364-2001. 2005'te bir revizyon daha yapıldı, ancak bu yalnızca birkaç küçük değişiklik ekledi.
- Accellera ayrıca Verilog'u genişleten yeni bir standart olan SystemVerilog'u da geliştirdi.
- SystemVerilog, 2005 yılında IEEE standardı (1800-2005) haline geldi.
Verilog nasıl faydalıdır?
Verilog, uygulanmasının ve teknolojisinin ayrıntılarını gizlemeye yardımcı olan bir düzeyde soyutlama yaratır.
Örneğin, bir D flip-flop tasarımı, pozitif kenarla tetiklenen bir FF'yi elde etmek için transistörlerin nasıl düzenlenmesi gerektiği ve değeri bir flop'a kilitlemek için gereken yükselme, düşme ve CLK-Q sürelerinin ne olduğu bilgisini gerektirir. diğer birçok teknoloji odaklı detay.
Güç dağıtımı, zamanlama ve ağları ve diğer flop'ları çalıştırma yeteneği de bir transistörün fiziksel özelliklerinin daha kapsamlı bir şekilde anlaşılmasını gerektirecektir.
Verilog, davranışa odaklanmamıza ve gerisini daha sonra halletmeye bırakmamıza yardımcı olur.
Önkoşullar
Verilog'u öğrenmeden önce VLSI Tasarım dili hakkında temel bilgiye sahip olmalısınız.
- Mantık diyagramlarının nasıl çalıştığını, Boolean cebirini, mantık kapılarını, Kombinasyonel ve Sıralı Devreleri, operatörleri vb. bilmelisiniz.
- Kurulum süresi, tutma süresi, kritik yol, saat frekansındaki limitler vb. gibi Statik zamanlama analizi kavramlarını bilmelisiniz.
- ASIC ve FPGA temelleri ve Sentez ve simülasyon kavramları.
Kitle
Verilog eğitimimiz, otomatik senteze izin vermek için Verilog HDL'de dijital sistemlerin nasıl modelleneceğini öğrenmeye istekli yeni başlayanlara, Tasarım Mühendislerine ve Doğrulama Mühendislerine yardımcı olmak için tasarlanmıştır. Bu eğitimin sonunda Verilog'da orta düzeyde uzmanlık kazanmış olacaksınız.
Sorun
Verilog Eğitiminde herhangi bir sorun bulamayacağınıza sizi temin ederiz. Ancak herhangi bir hata varsa lütfen soruyu iletişim formuna gönderin.