İçinde SR NAND Kapısı İki Durumlu devresinde, SET = '0' ve RESET = '0' tanımsız giriş koşulu yasaktır. SR flip flop'un dezavantajı budur. Bu devlet:
- Geri bildirim kilitleme eylemini geçersiz kılın.
- Her iki çıkışı da 1 olmaya zorlayın.
- İlk önce 1'e giden girişin kontrolü kaybedersiniz ve mandalın sonuç durumunun kontrol edildiği diğer giriş '0' kalır.
ihtiyacımız var çevirici Bunun olmasını önlemek için. Adı verilen başka bir tür flip flop devresi üretmek için invertörü Set ve Reset girişleri arasına bağlarız. D flip flop , Gecikmeli flip flop, D tipi Bistable, D tipi flip flop.
java mimarisi
D flip flop diğer saatli tipler arasında en önemli flip floptur. Aynı zamanda her iki girişin, yani S ve R'nin hiçbir zaman 1'e eşit olmamasını sağlar. Gecikme flip-flop'u, kapılı bir sistem kullanılarak tasarlanmıştır. SR flip-flop girişler arasına tek bir giriş D(Veri) sağlayan bir invertör bağlanır.
'Set' girişi yerine 'D' olarak etiketlenen bu tek veri girişi ve tamamlayıcı 'Reset' girişi için invertör kullanılır. Böylece seviyeye duyarlı D tipi veya D flip flop, seviyeye duyarlı bir SR flip floptan oluşturulur.
Yani burada S=D ve R= ~D(D'nin tümleyeni)
Blok Diyagramı
Devre şeması
SR flip-flop'un iki giriş gerektirdiğini biliyoruz, yani biri çıkışı 'AYARLAMAK' ve diğeri çıkışı 'SIFIRLAMAK' için. Bir invertör kullanarak, artık iki giriş sinyali birbirini tamamladığı için çıkışları yalnızca bir girişle ayarlayabilir ve sıfırlayabiliriz. SR flip flop'ta her iki giriş de 0 olduğunda bu durum artık mümkün değildir. Bu, D-flip flop'taki tamamlayıcı tarafından ortadan kaldırılan bir belirsizliktir.
D flip flop'ta tek giriş 'D', 'Veri' girişi olarak adlandırılır. Veri girişi 1'e ayarlandığında flip flop set olur, 0'a ayarlandığında flip flop değişir ve sıfırlanır. Ancak, flip flop'un çıkışı, bu veri girişine uygulanan her darbede daima değişeceğinden bu anlamsız olacaktır.
'CLOCK' veya 'ENABLE' girişi, veri girişini flip flop'un kilitleme devresinden izole etmek için bunu önlemek için kullanılır. Saat girişi doğru olarak ayarlandığında, D giriş koşulu yalnızca Q çıkışına kopyalanır. Bu, olarak adlandırılan başka bir sıralı cihazın temelini oluşturur. D Flip Flop .
Java'da kuyruk
Saat girişi 1'e ayarlandığında, flip-flop'un 'set' ve 'reset' girişlerinin her ikisi de 1'e ayarlanır. Yani durumu değiştirmez ve saat geçişi gerçekleşmeden önce çıkışında mevcut verileri saklamaz. Basit bir deyişle, çıkış 0 veya 1'de 'kilitlenir'.
D-tipi Flip Flop için Doğruluk Tablosu
↓ ve ↑ sembolleri saat darbesinin yönünü gösterir. D tipi flip flop bu sembolleri kenar tetikleyicileri olarak kabul etti.