Verilog'da, Always bloğu prosedürel bloklardan biridir. Always bloğunun içindeki ifadeler sırayla yürütülür.
Her zaman bloğu, simülasyonun başlangıcında yalnızca bir kez yürütülen ilk bloklardan farklı olarak her zaman yürütülür. Her zaman bloğunun hassas bir listesi veya onunla ilişkili bir gecikmesi olmalıdır
Hassas liste, her zaman bloğuna kod bloğunun ne zaman çalıştırılacağını söyleyen listedir.
Sözdizimi
Veri günlüğü aşağıdaki sözdizimini her zaman engelle
always @ (event) [statement] always @ (event) begin [multiple statements] end
Örnekler
Ayrılmış kelimeden sonra @ sembolü Her zaman , bloğun tetikleneceğini gösterir en @ sembolünden sonra parantez içindeki koşul.
always @ (x or y or sel) begin m = 0; if (sel == 0) begin m = x; end else begin m = y; end end
Yukarıdaki örnekte, giriş x ve y olan 2:1 çoğullayıcıyı tanımlıyoruz. Bu seçim girişidir ve M mux çıkışıdır.
Herhangi bir kombinasyonel mantıkta, giriş değiştiğinde çıkış da değişir. Bu teori her zaman bloklara uygulandığında, giriş veya çıkış değişkenleri değiştiğinde her zaman blokun içindeki kodun çalıştırılması gerekir.
NOT: Reg ve integer veri türlerini çalıştırabilir ancak kablolu veri türlerini çalıştıramaz.
Verilog'da iki tür hassas liste vardır:
- Seviyeye duyarlı (kombinasyonel devreler için).
- Kenara duyarlı (parmak arası terlikler için).
Aşağıdaki kod aynı 2:1 mux'tur, ancak çıktı M artık bir flip-flop çıkışıdır.
always @ (posedge clk ) if (reset == 0) begin m <= 0; end else if (sel="=" 0) begin m <="x;" pre> <h4>NOTE: The always block is executed at some particular event. A sensitivity list defines the event.</h4> <h3>Sensitivity List</h3> <p>A sensitivity list is an expression that defines when the always block executed, and it is specified after the @ operator within the parentheses ( ). This list may contain either one or a group of signals whose value change will execute the always block.</p> <p>In the code shown below, all statements inside the always block executed whenever the value of signals x or y change.</p> <pre> // execute always block whenever value of 'x' or 'y' change always @ (x or y) begin [statements] end </pre> <p> <strong>Need of Sensitivity List</strong> </p> <p>The always block repeats continuously throughout a simulation. The sensitivity list brings a certain sense of timing, i.e., whenever any signal in the sensitivity list changes, the always block is triggered.</p> <p>If there are no timing control statements within an always block, the simulation will hang because of a zero-delay infinite loop.</p> <p>For example, always block attempts to invert the value of the signal clk. The statement is executed after every 0-time units. Hence, it executes forever because of the absence of a delay in the statement.</p> <pre> // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; </pre> <p>If the sensitivity list is empty, there should be some other form of time delay. Simulation time is advanced by a delay statement within the always construct.</p> <pre> always #10 clk = ~clk; </pre> <p>Now, the clock inversion is done after every 10-time units. That's why the real Verilog design code always requires a sensitivity list.</p> <h4>NOTE: Explicit delays are not synthesizable into logic gates.</h4> <h3>Uses of always block</h3> <p>An always block can be used to realize combinational or sequential elements. A sequential element like flip flop becomes active when it is provided with a clock and reset.</p> <p>Similarly, a combinational block becomes active when one of its input values change. These hardware blocks are all working concurrently independently of each other. The connection between each is what determines the flow of data.</p> <p>An always block is made as a continuous process that gets triggered and performs some action when a signal within the sensitivity list becomes active.</p> <p>In the following example, all statements within the always block executed at every positive edge of the signal clk</p> <pre> // execute always block at the positive edge of signal 'clk' always @ (posedge clk) begin [statements] end </pre> <h3>Sequential Element Design</h3> <p>The below code defines a module called <strong> <em>tff</em> </strong> that accepts a data input, clock, and active-low reset. Here, the always block is triggered either at the positive edge of the <strong> <em>clk</em> </strong> or the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>1. The positive edge of the clock</strong> </p> <p>The following events happen at the positive edge of the clock and are repeated for all positive edge of the clock.</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> .</p> <ul> <li>If <strong> <em>rstn</em> </strong> is zero, then output q should be reset to the default value of 0.</li> <li>If <strong> <em>rstn</em> </strong> is one, then it means reset is not applied and should follow default behavior.</li> </ul> <p> <strong>Step 2:</strong> If the previous step is false, then</p> <ul> <li>Check the value of d, and if it is found to be one, then invert the value of q.</li> <li>If d is 0, then maintain value of q.</li> </ul> <pre> module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=></pre></=>
Hassasiyet Listesi İhtiyacı
Her zaman bloğu simülasyon boyunca sürekli olarak tekrarlanır. Hassasiyet listesi belirli bir zamanlama duygusu getirir; yani hassasiyet listesindeki herhangi bir sinyal değiştiğinde, her zaman bloğu tetiklenir.
Her zaman bloğu içinde zamanlama kontrol ifadeleri yoksa simülasyon, sıfır gecikmeli sonsuz döngü nedeniyle askıda kalacaktır.
Örneğin, clk sinyalinin değerini tersine çevirme girişimlerini her zaman engelleyin. İfade her 0 zamanlı birimden sonra yürütülür. Bu nedenle, ifadede bir gecikme olmadığı için sonsuza kadar yürütülür.
10 üssü 6
// always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk;
Hassasiyet listesi boşsa, başka bir zaman gecikmesi biçimi olmalıdır. Simülasyon süresi, Always yapısı içindeki bir gecikme ifadesiyle ilerletilir.
always #10 clk = ~clk;
Artık saatin ters çevrilmesi her 10 zaman biriminden sonra yapılıyor. Bu nedenle gerçek Verilog tasarım kodu her zaman bir hassasiyet listesine ihtiyaç duyar.
NOT: Açık gecikmeler mantık kapılarına sentezlenemez.
Always Block'un kullanım alanları
Her zaman bloğu, birleşimsel veya sıralı öğeleri gerçekleştirmek için kullanılabilir. Flip flop gibi sıralı bir eleman, kendisine bir saat ve sıfırlama sağlandığında aktif hale gelir.
Benzer şekilde bir kombinasyon bloğu, giriş değerlerinden biri değiştiğinde aktif hale gelir. Bu donanım bloklarının hepsi birbirinden bağımsız olarak eş zamanlı olarak çalışmaktadır. Her biri arasındaki bağlantı, veri akışını belirleyen şeydir.
Daima bloğu, hassasiyet listesindeki bir sinyal aktif hale geldiğinde tetiklenen ve bazı eylemler gerçekleştiren sürekli bir işlem olarak yapılır.
Aşağıdaki örnekte, Always bloğu içindeki tüm ifadeler clk sinyalinin her pozitif kenarında yürütülür.
// execute always block at the positive edge of signal 'clk' always @ (posedge clk) begin [statements] end
Sıralı Eleman Tasarımı
Aşağıdaki kod, adı verilen bir modülü tanımlar. tff veri girişini, saati ve aktif-düşük sıfırlamayı kabul eder. Burada, Always bloğu pozitif kenarında tetiklenir. clk veya negatif kenarı ilk .
1. Saatin olumlu tarafı
Aşağıdaki olaylar saatin pozitif kenarında meydana gelir ve saatin tüm pozitif kenarları için tekrarlanır.
Aşama 1: İlk olarak, if ifadesi aktif-düşük sıfırlamanın değerini kontrol ediyor ilk .
- Eğer ilk sıfır ise, q çıkışının varsayılan değeri olan 0'a sıfırlanması gerekir.
- Eğer ilk bir ise, sıfırlamanın uygulanmadığı ve varsayılan davranışı izlemesi gerektiği anlamına gelir.
Adım 2: Önceki adım yanlışsa, o zaman
- d'nin değerini kontrol edin ve eğer bir ise q'nun değerini ters çevirin.
- Eğer d 0 ise q'nun değerini koruyun.
module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=>